کتاب طراحی مدارهای دیجیتال با System Verilog نوشته Mark Zwolinski ترجمه ی مهندس علی کارگرنژاد مهندس محمدتقی فاتحی خواجه مهندس ندا پرقیمت از نوآور

مطالب کتاب طراحی مدارهای دیجیتال با system verilog: پیشگفتار فصل 1 / مقدمه 1-1 طراحی دیجیتال امروزی(نوین) 1-2 طراحی با زبان‌های توصیف سخت افزار 1-2-1 طراحی خودکار 1-2-2 SystemVerilog چیست؟ 1-2-3 VHDL چیست؟ 1-2-4 شبیه سازی 1-2-5 سنتز 1-2-6 استفاده مجدد 1-2-7 تأیید 1-2-8 روند طراحی 1-3 تکنولوژی CMOS 1-3-1 گیت‌های منطقی 1-3-2 ASIC‌ها و FPGA 1-4 منطق قابل برنامه‌ریزی 1-5 مشخصات الکتریکی 1-5-1 محدوده نویز 1-5-2 گنجایش خروجی فصل 2 / طراحی منطق ترکیبی 2-1 جبر بولی 2-1-1 مقادیر 2-1-2 عملگرها 2-1-3 جداول درستی 2-1-4 قوانین جبر بولی 2-1-5 قانون دمورگان 2-1-6 قضیه بسط شانن 2-2 گیت‌های منطقی 2-3 طراحی منطق ترکیبی 2-3-1 حداقل‌سازی منطق 2-3-2 جدول‌های کارنو 2-4 زمان‌بندی 2-5 کدهای عددی 2-5-1 اعداد صحیح 2-5-2 اعداد با ممیز ثابت 2-5-3 اعداد با ممیز شناور 2-5-4 کاراکترهای الفبایی – عددی  2-5-5 کدهای گری 2-5-6 بیت‌های توازن فصل 3 / منطق ترکیبی با استفاده از مدل‌های گیت سیستم‌وریلاگ 3-1- فایل‌ها و ماژول‌ها 3-2 شناسه‌ها، فضاها و توضیحات 3-3 مدل‌های گیت‌پایه 3-4 یک نت لیست ساده 3-5 مقادیر منطقی 3-6 انتساب‌های پیوسته 3-6-1 عملگرهای سیستم‌وریلاگ 3-7 تأخیرها 3-8 پارامترها 3-9 )Testbenchبستر آزمون) فصل 4 / بلاک‌های ساختار ترکیبی 4-1 مالتی پلکسر (تسهیم‌کننده) 4-1-1 مالتی پلکسر 2 به 1 4-1-2 مالتی پلکسر 4 به 1 4-2 دیکدر (رمزگشا) 4-2-1 دیکدر 2 به 4 4-2-2 دیکدر پارامتری 4-2-3 دیکدر سِوِن سگمنت (7-seg) 4-3 رمزگذار اولویت 4-3-1 مقادیر یکتا و بی‌اهمیت 4-4 جمع‌کننده‌ها 4-4-1 مدل تابعی 4-4-2 جمع‌کننده موجی 4-4-3 Tasks (کارها) 4-5 چک‌کننده توازن 4-6 بافرهای سه حالته 4-6-1 منطق چند مقداری 4-7 Testbench بلاک‌های ترکیبی فصل 5 / مدل‌های سیستم‌وریلاگ بلاک‌های منطقی ترتیبی 5-1 نگهدارنده‌ها(لچ‌ها) 5-1-1 نگهدارنده SR 5-1-2 نگهدارنده D 5-2 فلیپ فلاپ‌ها 5-2-1 فلیپ فلاپ D تغییرکننده با لبه 5-2-2 SET وRESET آسنکرون (نشاندن و بازنشاندن آسنکرون) 5-2-3 Set و Reset سنکرون و فعال‌ساز کلاک 5-3 فلیپ فلاپ‌های JK و T 5-4 ثبات‌ها و ثبات‌های انتقالی 5-4-1 ثبات چندبیتی 5-4-2 ثبات‌های انتقالی (شیفت رجیسترها) 5-5 شمارنده‌ها 5-5-1 شمارنده باینری 5-5-2 شمارنده جانسون 5-5-3 ثبات انتقال با فیدبک خطی 5-6 حافظه 5-6-1 ROM 5-6-2 SRAM 5-6-3 RAM سنکرون 5-7 ضرب‌کننده ترتیبی 5-8 Testbench برای بلاک‌های ساختار ترتیبی 5-8-1 تولید کلاک 5-8-2 Resetها و سایر سیگنال‌های قطعی 5-8-3 پاسخ‌های بررسی فصل 6 / طراحی ترتیبی سنکرون 6-1 سیستم‌های ترتیبی سنکرون 6-2 مدل‌های سیستم‌های ترتیبی سنکرون 6-2-1 ماشین‌های مور و میلی 6-2-2 ثبات‌های حالت 6-2-3 طراحی یک شمارنده سه بیتی 6-3 ماشین‌های حالت الگوریتمی 6-4 سنتز از روی چارتهای ASM 6-4-1 پیاده‌سازی سخت افزار 6-4-2 تخصیص حالت 6-4-3 حداقل‌سازی حالت 6-5 ماشین‌های حالت در سیستم‌وریلاگ 6-5-1 اولین مثال 6-5-2 تشخیص‌دهنده بیت توازن متوالی 6-5-3 ماشین Vending 6-5-4 ذخیره‌سازی داده 6-6 test bench‌ها برای ماشین حالت فصل 7 /سیستم‌های ترتیبی پیچیده 7-1 ماشین‌های حالت به هم پیوسته 7-2 تقسیم‌بندی مسیر داده- کنترل کننده 7-3 دستورالعمل‌ها 7-4 یک میکروپروسسور ساده 7-5 مدل سیستم‌وریلاگ یک میکروپروسسور ساده فصل 8 / نوشتن Testbench 8-1 Testbenchهای پایه 8-1-1 تولید کلاک 8-1-2 Reset و سایر سیگنال‌های قطعی 8-1-3 نمایش پاسخ‌ها 8-1-4 پاسخ‌های موقت  8-1-5 بردارهای تست از یک فایل 8-2 ساختار Testbench 8-2-1 برنامه‌ها 8-3 تولید محرک‌های تصادفی ساختگی 8-3-1 برنامه‌نویسی شی گرا 8-3-2 تولید عدد تصادفی (Randomization) 8-4 تأیید مبتنی بر بازبینی فصل 9 / شبیه‌سازی سیستم‌وریلاگ 9-1 شبیه‌سازی فعال شده با رخداد 9-2 شبیه‌سازی سیستم‌وریلاگ 9-3 رقابت‌ها 9-3-1 اجتناب از رقابت 9-4 مدل‌های تأخیر 9-5 ابزارهای شبیه‌سازی فصل 10 / سنتز سیستم‌وریلاگ 10-1 سنتز RTL 10-1-1 سیستم‌وریلاگ سنتزناپذیر 10-1-2 فلیپ فلاپ‌ها و نگهدارنده‌های استنتاج شده 10-1-2-1 نگهدارنده حساس به سطح 10-1-2-2 فلیپ فلاپ حساس به لبه 10-1-3 منطق ترکیبی 10-1-4 خلاصه‌ای از قوانین سنتز RTL 10-2 قیود 10-2-1 صفات 10-2-2 قیدهای مساحتی و ساختاری 10-2-2-1 کدگذاری حالت 10-2-2-2 قیدهای منبع 10-2-2-3- قیدهای زمانی 10-2-3 صفات full_case و Parallel_case 10-3 سنتز FPGA‌ها 10-4 سنتز رفتاری 10-5 بازبینی نتایج سنتز 10-5-1- شبیه‌سازی زمان‌بندی فصل 11 / آزمون سیستم‌های دیجیتالی 11-1 ضرورت وجود آزمون 11-2 نمونه‌های خطا 11-2-1 مدل خطای گیرکرده تکی 11-2-2 خطاهای PLA 11-3 تولید الگوی آزمون مبتنی خطا 11-3-1 الگوریتم مسیر حساس 11-3-2 خطاهای غیرقابل تشخیص 11-3-3 الگوریتم D 11-3-4 PODEM 11-3-5 از بین رفتن خطا 11-4 شبیه‌سازی خطا 11-4-1 شبیه‌سازی موازی خطا 11-4-2 شبیه‌سازی همزمان خطا فصل 12 / طراحی برای قابلیت آزمون‌پذیر بودن 12-1 بهبود قابلیت آزمون پذیری تک منظوره 12-2 طراحی ساخت یافته برای آزمون 12-3 خودآزمایی درون ساخته شده 12-3-1 مثال 12-3-2 بررسی بلوک منطقی ساخته شده در داخل (BILBO) 12-4 اسکن مرزی (1/1149 IEEE) فصل 13 / طراحی ترتیبی آسنکرون 13-1 مدارهای آسنکرون 13-2 تجزیه و تحلیل مدارهای آسنکرون 13-2-1 تجزیه و تحلیل غیر رسمی 13-2-2 تجزیه و تحلیل رسمی 13-3 طراحی مدارهای آسنکرون 13-4 ماشین‌های حالت آسنکرون 13-5 زمان‌های راه اندازی و نگهداری و ناپایداری 13-5-1 محدودیت‌های مد اساسی و مدارهای سنکرون 13-5-2 مدل‌سازی سیستم‌وریلاگ نقض زمان برپایی و نگهداری 13-5-3 ناپایداری فصل 14 / مواجهه با دنیای آنالوگ 14-1 مبدل‌های دیجیتال به آنالوگ 4-2 مبدل‌های آنالوگ به دیجیتال 14-3 Verilog-AMS 14-3-1 اصول وریلاگ_AMS 14-3-2 دستورات کمکی 14-3-3 مدلسازی سیگنال مختلط 14-4 حلقه‌های قفل فاز 14-5 شبیه‌سازهای AMS_وریلاگ پیوست الف) پاسخ به سوالات انتخابی